À propos de ce cours

98,091 consultations récentes
Certificat partageable
Obtenez un Certificat lorsque vous terminez
100 % en ligne
Commencez dès maintenant et apprenez aux horaires qui vous conviennent.
Dates limites flexibles
Réinitialisez les dates limites selon votre disponibilité.
Niveau intermédiaire
Approx. 36 heures pour terminer
Anglais

Compétences que vous acquerrez

Writing Code in VerilogSimulating FPGA DesignsDesigning FPGA LogicDesigning Test BenchesWriting code in VHDL
Certificat partageable
Obtenez un Certificat lorsque vous terminez
100 % en ligne
Commencez dès maintenant et apprenez aux horaires qui vous conviennent.
Dates limites flexibles
Réinitialisez les dates limites selon votre disponibilité.
Niveau intermédiaire
Approx. 36 heures pour terminer
Anglais

Offert par

Placeholder

Université du Colorado à Boulder

Commencez à travailler pour obtenir votre master

Ce cours fait partie du diplôme intégralement en ligne Master of Science in Electrical Engineering de Université du Colorado à Boulder. Si vous êtes admis au programme complet, vos cours seront pris en compte dans votre apprentissage diplômant.

Programme du cours : ce que vous apprendrez dans ce cours

Semaine
1

Semaine 1

8 heures pour terminer

Basics of VHDL

8 heures pour terminer
10 vidéos (Total 48 min), 2 lectures, 6 quiz
10 vidéos
Why Learn VHDL?1 min
FPGA Design Flow3 min
Intro to VHDL: Finite State Machine3 min
How to speak VHDL, first phrases6 min
VHDL Assignments, Operators, Types3 min
VHDL Rules and Syntax, Interface Ports3 min
VHDL in ModelSim: Download and Install3 min
VHDL in ModelSim: Adding to your Toolkit6 min
Submitting VHDL Programming Assignments11 min
2 lectures
Misson 2-001: Week 1 Readings2 h
Files for Week 1 Programming Assignments10 min
2 exercices pour s'entraîner
VHDL Find the Code Errors30 min
Module 1 Quiz30 min
Semaine
2

Semaine 2

12 heures pour terminer

VHDL Logic Design Techniques

12 heures pour terminer
10 vidéos (Total 52 min), 2 lectures, 6 quiz
10 vidéos
Combinatorial Circuits4 min
Synchronous Logic: Latches and Flip Flops4 min
Synchronous Logic: Counters and Registers6 min
Buses and Tristate Buffers3 min
Modular Designs: Components, Generate and Loops in VHDL3 min
Test Benches in VHDL: Combinatorial8 min
Test Benches in VHDL: Synchronous5 min
Memory in VHDL7 min
Finite State Machines in VHDL8 min
2 lectures
Week 2 Readings2 h
Files for Week 2 Programming Assignments10 min
1 exercice pour s'entraîner
Module 2 Quiz30 min
Semaine
3

Semaine 3

7 heures pour terminer

Basics of Verilog

7 heures pour terminer
9 vidéos (Total 92 min), 2 lectures, 6 quiz
9 vidéos
Your First Verilog phrase11 min
Verilog Rules and Syntax; Keywords and Identifiers; Sigasi/Quartus editing12 min
Verilog Statements and Operators16 min
Verilog Modules, Port Modes and Data Types10 min
Verilog Structure10 min
Testing with ModelSim5 min
Verilog Evaluation11 min
Submitting Verilog Programming Assignments10 min
2 lectures
Week 3 Readings1h 10min
Files for Week 3 Programming Assignments10 min
2 exercices pour s'entraîner
Verilog Find the Errors20 min
Module 3 Quiz30 min
Semaine
4

Semaine 4

10 heures pour terminer

Verilog and System Verilog Design Techniques

10 heures pour terminer
10 vidéos (Total 48 min), 2 lectures, 6 quiz
10 vidéos
Combinatorial Circuits5 min
Synchronous Logic: Latches and Flip Flops3 min
Synchronous Logic: Counters and Registers5 min
Buses and Tristate Buffers3 min
Modular Design in Verilog3 min
Testbenches in Verilog7 min
Testbenches in Verilog II2 min
Memory with Verilog4 min
Verilog Finite State Machines7 min
2 lectures
Week 4 Readings15 min
Files for Week 4 Programming Assignments10 min
1 exercice pour s'entraîner
Module 4 Quiz30 min

Avis

Meilleurs avis pour HARDWARE DESCRIPTION LANGUAGES FOR FPGA DESIGN

Voir tous les avis

À propos du Spécialisation FPGA Design for Embedded Systems

FPGA Design for Embedded Systems

Foire Aux Questions

D'autres questions ? Visitez le Centre d'Aide pour les Etudiants.