À propos de ce cours
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30 notes
5 avis
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Niveau intermédiaire

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Heures pour terminer

Approx. 24 heures pour terminer

Recommandé : 7 hours/week...
Langues disponibles

Anglais

Sous-titres : Anglais
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Programme du cours : ce que vous apprendrez dans ce cours

Semaine
1
Heures pour terminer
1 heure pour terminer

Orientation

In this module you will become familiar with the course and our learning environment. The orientation will also help you obtain the technical skills required for the course....
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2 vidéos (Total 23 min), 2 lectures, 1 quiz
Video2 vidéos
Two Tools Tutorial4 min
Reading2 lectures
Syllabus10 min
Tools For This Course10 min
Quiz1 exercice pour s'entraîner
Demographics Survey5 min
Heures pour terminer
3 heures pour terminer

ASIC Placement

In this second part of our course, we will talk about geometry. We will begin with an overview of the ASIC layout process, and discuss the role of technology libraries, tech mapping (a topic we delay until the following week, to let those who want to do the Placer programming assignment have more time), and placement and routing. In this set of lectures, we focus on the placement process itself: you have a million gates from the result of synthesis and map, so, where do they go? This process is called “placement”, and we describe an iterative method, and a mathematical optimization method, that can each do very large placement tasks....
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9 vidéos (Total 163 min), 2 lectures
Video9 vidéos
Basics17 min
Wirelength Estimation15 min
Simple Iterative Improvement Placement12 min
Iterative Improvement with Hill Climbing15 min
Simulated Annealing Placement27 min
Analytical Placement: Quadratic Wirelength Model14 min
Analytical Placement: Quadratic Placement26 min
Analytical Placement: Recursive Partitioning18 min
Analytical Placement: Recursive Partitioning Example16 min
Reading2 lectures
Week 1 Overview10 min
Week 1 Assignments10 min
Semaine
2
Heures pour terminer
6 heures pour terminer

Technology Mapping

Technology Mapping! We omitted one critical step between logic and layout, the process of translating the output of synthesis -- which is NOT real gates in your technology library -- into real logic gates. The Tech Mapper performs this important step, and it is a surprisingly elegant algorithm involving recursive covering of a tree. Another place where knowing some practical computer science comes to the rescue in VLSI CAD....
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6 vidéos (Total 102 min), 2 lectures, 2 quiz
Video6 vidéos
Technology Mapping as Tree Covering29 min
Technology Mapping—Tree-ifying the Netlist13 min
Technology Mapping—Recursive Matching9 min
Technology Mapping—Minimum Cost Covering16 min
Technology Mapping—Detailed Covering Example14 min
Reading2 lectures
Week 2 Overview10 min
Week 2 Assignments10 min
Quiz1 exercice pour s'entraîner
Problem Set #1s
Semaine
3
Heures pour terminer
4 heures pour terminer

ASIC Routing

Routing! You put a few million gates on the surface of the chip in some sensible way. What's next? Create the wires to connect them. We focus on Maze Routing, which is a classical and powerful technique with the virtue that one can "add" much sophisticated functionality on top of a rather simple core algorithm. This is also the topic for final (optional) programming assignment. Yes, if you choose, you get to route pieces of the industrial benchmarks we had you place in the placer software assignment....
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9 vidéos (Total 145 min), 2 lectures, 1 quiz
Video9 vidéos
Maze Routing: 2-Point Nets in 1 Layer16 min
Maze Routing: Multi-Point Nets12 min
Maze Routing: Multi-Layer Routing12 min
Maze Routing: Non-Uniform Grid Costs14 min
Implementation Mechanics: How Expansion Works23 min
Implementation Mechanics: Data Structures & Constraints18 min
Implementation Mechanics: Depth First Search14 min
From Detailed Routing to Global Routing15 min
Reading2 lectures
Week 3 Overview10 min
Week 3 Assignments10 min
Quiz1 exercice pour s'entraîner
Problem Set #2s
Semaine
4
Heures pour terminer
7 heures pour terminer

Timing Analysis

You synthesized it. You mapped it. You placed it. You routed it. Now what? HOW FAST DOES IT GO? Oh, we need some new models, to talk about how TIMING works. Delay through logic gates and big networks of gates. New numbers to understand: ATs, RATs, SLACKS, etc. And some electrical details (minimal) to figure out how delays happen through the physical geometry of physical routed wires. All together this is the stuff of Static Timing Analysis (STA), which is a huge and important final "sign off" step in real ASIC design....
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8 vidéos (Total 148 min), 2 lectures, 2 quiz
Video8 vidéos
Basics7 min
Logic-Level Timing: Basic Assumptions & Models30 min
Logic-Level Timing: STA Delay Graph, ATs, RATs, and Slacks27 min
Logic-Level Timing: A Detailed Example and the Role of Slack10 min
Logic-Level Timing: Computing ATs, RATs, Slacks, and Worst Paths26 min
Interconnect Timing: Electrical Models of Wire Delay16 min
Interconnect Timing: The Elmore Delay Model14 min
Interconnect Timing: Elmore Delay Examples14 min
Reading2 lectures
Week 4 Overview10 min
Week 4 Assignments10 min
Quiz1 exercice pour s'entraîner
Problem Set #3s

Enseignant

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Rob A. Rutenbar

Adjunct Professor
Department of Computer Science

À propos de University of Illinois at Urbana-Champaign

The University of Illinois at Urbana-Champaign is a world leader in research, teaching and public engagement, distinguished by the breadth of its programs, broad academic excellence, and internationally renowned faculty and alumni. Illinois serves the world by creating knowledge, preparing students for lives of impact, and finding solutions to critical societal needs. ...

Foire Aux Questions

  • Une fois que vous êtes inscrit(e) pour un Certificat, vous pouvez accéder à toutes les vidéos de cours, et à tous les quiz et exercices de programmation (le cas échéant). Vous pouvez soumettre des devoirs à examiner par vos pairs et en examiner vous-même uniquement après le début de votre session. Si vous préférez explorer le cours sans l'acheter, vous ne serez peut-être pas en mesure d'accéder à certains devoirs.

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D'autres questions ? Visitez le Centre d'Aide pour les Etudiants.